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Globalpress美國矽谷電子產業參訪

強化上市速度 縮短半導體測試迫在眉睫

文‧莊惠雯 發布日期:2010/02/01 關鍵字:3D ICSiP射頻明導Mentor惠瑞捷Verigy

目前系統單晶片架構日趨複雜,所包含的電晶體數量也不斷增加,也因而拉長晶片測試時間。為使產品迅速上市,以搶得市場先機,EDA工具廠商致力開發各式技術,協助客戶進一步降低晶片測試時間。此外,有鑑於3D IC漸成顯學,EDA工具與半導體測試驗證業者也紛紛投入設備與設計工具的開發。

明導國際(Mentor Graphics)副總裁兼芯片設計部門總經理Joseph Sawicki(圖1)表示,製程技術不斷往更小的尺寸發展,如0.15微米製程之前的製程,以stuck-at測試技術為主要需求,但在0.13微米製程到現今先進的45奈米製程,at-speed測試需求開始出現,甚至成長十倍,凌駕stuck-at,由此可見,速度已成為半導體廠商在產品製程上最關心的重點。  

目前技術發展已臻成熟的系統單晶片(SoC),為降低成本與功耗,逐漸往更小的尺寸邁進,Sawicki指出,系統單晶片架構相當複雜,其中整合包括矽智財(IP)核心、記憶體、輸入/輸出(I/O)介面、鎖相迴路(PLL)與各式特定應用積體電路(ASIC),如何快速並全面的測試系統單晶片中的每個部分,為廠商帶來極大的挑戰。由於系統單晶片中整合多個元件,每個部分都需要驅動程式才能運作,因此即需EDA工具的協助,才得以順利解決測試問題。  

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