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VHDL/Verilog C介面加持  類比/數位混合訊號建模易

文‧Alessio Brighina/Francesco Giuffrè 發布日期:2018/04/12 關鍵字:意法半導體STVHDLVerilog即時互動PLI介面測試

現代電子模組的開發必須有更適當的工具,以利初期的原型設計工作。現今的混合式類比/數位(A/D)系統需要能在不同的類比和數位模擬工具之間偕同模擬(Co-simulation)的模擬平台,由於必須在系統之間持續傳輸資料,成本不僅更高且運算速度也比較慢。本文將介紹一套類比數位混合訊號的建模方法,主要是將類比Matlab/Simulink模型轉換為C程式碼,此外也提供一個真實研究案例。

這套方法的目標是打造一個互動式模擬器,可獨立於作業系統之外,而且能執行具有時間效率的混合類比/數位訊號模擬。將類比模組的C程式碼整合到數位核心的高速積體電路硬體描述語言(VHDL)/Verilog程式碼,就不再需要偕同模擬,如此就能降低模型的複雜程度及成本,同時提升程式碼的可移植性。

本文將重現一個完整發光二極體(LED)驅動器模組的模型。它的類比部分原本是根據Matlab/Simulink建模,數位核心則是透過相關VHDL程式碼呈現。同時還建置一個外部串列周邊介面(SPI)模組的模型,以便將數位指令傳送到驅動器,如此一來就能模擬由虛擬微控制器執行的控制功能。

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