太克(Tektronix)將在6月2～6日於美國德州奧斯汀所舉辦的2013 Design Automation Conference (DAC)會議中，展示近日推出的Certus 2.0 ASIC原型設計除錯解決方案，攤位編號為819。DAC是電子系統的設計與自動化(EDA)、嵌入式系統與軟體(ESS)和智慧財產(IP)等領域的盛會。
太克嵌入式儀器事業群總經理Dave Farrell表示，FPGA生態系統中沒有ASIC原型設計的主動除錯功能。DAC與會者將會親眼看到Certus 2.0如何顛覆ASIC原型設計流程，並大幅提升除錯產能。
首次在DAC展示的Certus 2.0軟體套件和RTL架構嵌入式儀器，啟用完整的RTL級可視性，並讓原型設計平台具備FPGA內部可視性功能，對ASIC原型設計流程產生了重大的改變。此模擬級可視性能讓工程師能在一天內診斷出多項瑕疵；相較於使用現有的工具，可能要花上一個星期或更長的時間才能達成。
Certus 2.0讓設計人員針對多個受FPGA LUT些微影響的FPGA ASIC原型設計中各個FPGA，自動檢測其中可能需要的所有訊號。這使主動除錯和檢測策略無需重新編譯 FPGA，即可針對每一個新行為進行除錯；相較於使用傳統工具，通常要耗費8～18個小時的冗長痛苦過程。
太克網址：www.tektronix.com.tw
