益華宣布經過廣泛的基準測試後，聯華電子已經採用Cadence設計中(In-design)與signoff DFM(Design-for-manufacturing)流程，執行28奈米(nm)製程設計的實體signoff與電子變異性最佳化。這個流程解決隨機與系統良率問題，為客戶提供另一個通過晶圓廠驗證的28奈米製程設計流程。這些新流程是與聯華電子合作開發的，融合DFM預防、分析和signoff功能，包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer(LEA)和Cadence Chemical-Mechanical Polishing Predictor(CCP)技術。
益華晶片實現事業群晶片Signoff與驗證副總裁Anirudh Devgan表示，在先進製程，試產之前預防可能的DFM熱點與良率限制因素是非常重要的，才能夠實現一次就成功(first-silicon success)與最高晶片良率。益華與聯電緊密合作，不斷地投資於能夠強化益華sign-off技術，例如為現在與未來製程提供具備DFM意識的設計實現流程。
在28奈米和以下製程，精準地預測和自動修正DFM「熱點」以縮短達成高良率目標所需的時間(Time-to-yield)非常關鍵。聯電加入Cadence DFM解決方案上進行標準化的陣容，大幅提高客戶的生產力與良率。DFM signoff技術緊密地整合到Encounter數位與Cadence Virtuoso客製/類比設計實現與sign-off解決方案中。這套解決方案為客戶提供「一次設計即正確(correct-by-design)」的功能，建立微影、CMP和佈局依賴效應之實體與參數影響的模型並加以分析，然後使設計實現最佳化，以紓解設計上的實體與電子變異，讓使用者能夠達到自己的量產前置時間(Time-to-volume)目標。
益華網址：www.cadence.com
