晶片驗證技術大躍進。益華(Cadence)日前推出資料中心級的硬體驗證模擬(Emulation)平台–Palladium Z1，來因應近年晶片設計/功能日趨複雜、設計週期縮短的發展趨勢。據了解，該平台可同時進行多項專案驗證，縮短驗證時程，以加速系統單晶片(SoC)上市時程，並降低開發成本與風險。
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| 益華驗證產品管理部門協理Michael S. Young指出，除錯是硬體驗證模擬的關鍵，加快除錯速度有助提升驗證能力。 |
益華驗證產品管理部門協理Michael S. Young表示，近年半導體公司購併的情形頻繁，而這些合併後的新公司人數將增多，同時也會整合諸多資源並進行大型計畫，所以同時使用硬體模擬的使用者亦增多，此趨勢也催生資料中心級硬體驗證模擬平台出現。
據了解，Palladium Z1平台能針對不同的工作負載進行資料庫編譯；妥善安排平行作業數量與重新配置，藉以提升使用效率；能針對矽晶圓製造前、後的錯誤進行偵錯(Debug)，並加快偵錯速度；且具有虛擬目標重新分配(Relocation)功能，可在執行期間將有效負載分配至可用資源，避免重新編譯作業。
此外，新一代的平台能擴充到九十二億個邏輯閘的容量，並可同時驗證模擬多項計畫、最多能執行兩千三百零四個平行任務，因而能滿足IP模塊到系統單晶片層級的工作任務。
與過去的Palladium XP II平台相比，新平台擁有較小的占位面積，以及每個硬體模擬週期僅需不到三分之一的功率消耗，並能提供「模擬加速」、「模擬虛擬化」與「軟硬體共同驗證」等二十二種使用模式；而和其他競爭產品相比，其偵錯速度亦較快。
目前該產品除了輝達(NVIDIA)、海思半導體採用外，包括網通晶片、繪圖處理器(GPU)和手機等領域的廠商也有採用。
