20和14奈米先進製程的極紫外光微影(EUV)製程與多重電子束(MEB)無光罩微影技術尚未完備，且生產成本仍大幅超出市場預期，量產時程延緩將在所難免。因此，在先進製程技術面臨關卡之際，台積電積極鎖定三維晶片(3D IC)商機，並展開關鍵的矽穿孔(TSV)技術布局，以進一步擴大晶圓代工範疇與獲利來源。
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| 台積電先進模組技術發展資深處長余振華表示，未來3D IC的設計挑戰包括矽穿孔製程、薄晶圓處理與提升已知良裸晶的比率，要進入量產仍有一段長遠的路要走。 |
台積電研發副總經理林本堅表示，台積電一直戮力推升製程技術來維持摩爾定律的步調，目前28奈米採用的光微影製程已可在每個關鍵層上進行多重曝光(Multiple Patterning)，進而降低成本及提高設計彈性。然而，就台積電原先規畫每2年即走入下一代製程的腳步而言，28奈米要在2011年邁開量產步伐已有所延宕。主因在於全球半導體產業在下半年陷入一團景氣迷霧，廠商投片意願趨向保守，故預計28奈米在今年第四季僅可小幅試產，待明年初高通(Qualcomm)、Altera、賽靈思(Xilinx)及NVIDIA訂單陸續到位後才能進入量產。
林本堅也透露，針對20和14奈米先進製程應用的EUV及MEB工具估計在2012～2013年方能完備，目前20奈米晶圓試產仍須透過多重曝光技術，致使成本加劇且效率減半，在2013年步入量產的進度明顯落後。再加上14奈米晶圓將以EUV或MEB技術產出仍未做出最終決定，而試產結果每小時曝光量更低於一百片的期望值約十倍，成本遠高於市場可接受度，故原訂於2015年啟動量產的計畫亦難以達成。
在先進製程導入速度不如預期之下，台積電已瞄準3D IC蓄勢待發的商機積極搶攻，期藉晶圓廠的整合能力將觸角伸及封裝領域，並在先進製程尚未到位之際，利用3D立體堆疊設計來延續摩爾定律。
台積電先進模組技術發展資深處長余振華指出，行動裝置輕薄短小的設計風潮，已帶動晶片架構的典範轉移，逐步朝System Scaling的立體堆疊形式發展，以提高效能並縮減占位空間；而台積電正積極發展3D IC架構的關鍵技術–矽穿孔(TSV)，並結合現有的晶圓級封裝(WLP)與堆疊式封裝(PoP)打造完整的3D IC流程解決方案，進一步瞄準未來行動裝置及雲端設備對3D IC的殷切需求，搶先卡位市場商機。
值得一提的是，關於3D IC的生產流程須在前端晶圓代工製程進行穿孔，亦或在後端封裝廠(OSAT)才執行，仍處在激烈的唇槍舌戰中。余振華認為，在晶圓代工階段即導入矽穿孔製程，對晶片業者來說較具競爭力，因為晶圓廠對整個晶片設計的掌握度較佳且新投入設備成本較少，能快速完成IC與銅線的立體疊合，藉以滿足客戶控管生產成本及加快產品上市時程的考量。此外，晶片走入更先進製程後，更薄、更小的體積也將拉高矽穿孔的技術門檻，屆時，封裝廠勢必要投入更多設備，加諸大量成本於產出流程中，將與客戶的成本考量背道而馳。
囿於台積電積極拓展業務範疇，亦已引起封裝廠對其踩進地盤的疑慮，一場3D IC的競賽醞釀開打。日月光總經理唐和明強調，3D IC雖被視為未來晶片發展趨勢，但目前整個供應鏈尚未明朗，預期要到2013年才望導入量產，因此現在討論封裝形式言猶過早。況且3D IC的全新架構帶來極大改變，並非僅著眼於前端或後端製程執行矽穿孔，關鍵在於晶圓代工廠、整合元件製造商(IDM)及封裝廠如何創造新的垂直合作關係，簡而言之，人人皆可望分一杯羹。
