系統單晶片(SoC)微架構設計方法興起新變革。隨著半導體製程邁入16奈米與鰭式場效電晶體(FinFET)世代，SoC的設計已變得更為複雜，促使電子設計自動化(EDA)和現場可編程閘陣列(FPGA)廠商，競相推出各種高階層合成(HLS)設計工具，以協助晶片開發人員在更高抽象層級上進行電路設計、驗證和模擬。
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| Calypto總裁暨執行長Sanjiv Kaul(右)表示，隨著SoC微架構設計變得愈來愈複雜，傳統的RTL設計方法已不敷使用，新的HLS設計概念將變得更為重要。右為Calypto行銷副總裁Mark Milligan。 |
Calypto總裁暨執行長Sanjiv Kaul表示，傳統晶片設計流程中，晶片商主要係仰賴系統語言設計與實體電路設計等兩個團隊以完成晶片開發，不過，這兩者之間卻存在著明顯的斷層。事實上，由SystemC及Synthesizable C++等系統程式語言轉譯成RTL實體電路代碼的過程中，尚須經過好幾道流程，如人工編寫RTL代碼、RTL面積及時序優化等，此過程中將涉及大量的準確性和可靠性驗證，而許多的編碼錯誤(Bug)也是在這個流程中所產生。
Kaul進一步指出，隨著FinFET等先進製程競賽的來臨，SoC設計將變得更為複雜；而即便SoC業者停留在28奈米及其以上的製程，仍須持續追求體積更小、功耗更低、效能更高的設計，因此如何優化晶片微架構以達到上述目標，就成為晶片商的首要挑戰。
不過，傳統RTL設計流程由於錯誤風險較高，已難以符合SoC業者的期待，遂使得可將SystemC及Synthesizable C++等系統程式語言轉譯成RTL代碼的新設計方法–HLS，開始嶄露頭角。部分EDA廠商和學術機構已積極投入HLS技術的發展，並於近期推出實際的解決方案，正式導入商業應用，已為SoC設計業者所接受。
Calypto行銷副總裁Mark Milligan表示，目前絕大部分EDA業者推出的設計工具皆停留在RTL層級，主要用來加速RTL編碼轉譯成邏輯閘的過程；不過，隨著HLS設計概念漸漸深植於SoC業者心中，此類工具及平台未來的市場發展潛力將備受期待。
事實上，除Calypto之外，尚有另外兩家廠商也已推出HLS設計方案，分別為益華電腦(Cadence)及賽靈思(Xilinx)。Milligan分析，賽靈思的解決方案係針對低階FPGA市場，益華電腦的產品則鎖定特定應用積體電路(ASIC)市場；而Calypto的HLS設計工具則能同時用於優化ASIC及FPGA的設計流程，此為該公司獨特的市場優勢。
據了解，Calypto的HLS設計平台–Catapult，相較於傳統的人工編寫RTL代碼方式，能提升大約十倍的設計生產力，大幅減少RTL編碼生成的時間。Catapult設計平台整合了ASIC及FPGA模型建立(Modeling)、合成、驗證流程，以讓晶片設計人員能有更充裕的時間和條件摸索如何優化微架構和介面，打造最佳的設計方案。
