初期設計逐步改善 EDA驗證流程喜迎創新策略
版圖布局電路驗證(LVS)是積體電路(IC)設計驗證週期中相當重要的一個階段，但現今設計尺寸變大，加上大量階層結構和複雜的晶圓代工廠驗證規則，要在最短的週期時間(TAT)內順利趕上投產(Tape Out)期限變得相當困難。為了縮短版圖電路驗證週期時間，大部分的設計團隊會使用平行化的設計流程，意即將各種區塊平行建置在全晶片設計中。如圖1所示，這些區塊同時包含內部以及第三方供應商所擁有的矽智財(IP)，在整個驗證週期中分屬不同階段中經常被使用。
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