為了讓晶片設計到晶圓代工的流程更為平順，且使不同電子設計自動化(EDA)工具供應商的產品可順利銜接，台積電致力於推動EDA工具資料庫與檔案格式標準化。然而，對EDA工具供應商和晶片設計工程師而言，標準化潮流所帶來的結果不全然正面，EDA工具銜接介面標準化到底該做到何種程度，仍莫衷一是。
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| 新思科技RTL合成、功率與測試自動化部門資深產品行銷總監Gal Hasson認為，EDA工具採用標準化資料庫與檔案格式能否對使用者產生真正的效益，必須視使用者自身的情況而定。 |
台積電已於4月7日公布其新版自有EDA規格，針對65、40及28奈米製程推出已統合且可交互操作的多項EDA技術檔案，包括可互通的製程設計套件(iPDK)、製程設計規則檢查(iDRC)、積體電路佈局與電路圖對比(iLVS)及製程電容電阻抽取模組(iRCX)。這四項技術由台積電與新思科技(Synopsys)、明導國際(Mentor Graphics)、益華電腦(Cadence)與Magma等EDA供應商一同在半導體產業的互通專案下通過驗證，也是台積電開放創新平台的一部分。
台積電表示，先進半導體製造技術之製程與設計規則相對複雜，且需要更仔細且精準的描述，才能使得晶片設計作到正確的電路布局與模擬，並在布局完成後有能做好驗證與分析。台積電結合了主要的EDA生態系統夥伴一同定義與發展符合台積電製程需求的一致架構及可互通之格式，不僅在設計軟體上支援新格式，也驗證實際晶片產出的準確性，而這項驗證程序可去除資料的不一致，減少軟體的驗證時間並增加設計的準確性。
然而，就在台積電發表其自有EDA規格，希望打造不同供應商的工具方案也可順利彼此銜接的環境前不久，新思國際亦發表其新一代設計編譯工具Design Compiler 2010。該工具最大的特性之一，便在於在合成(Synthesis)工具環境中添加部分後段布局繞線(Place & Routing, P&R)預覽功能。
新思科技RTL合成、功率與測試自動化部門資深產品行銷總監Gal Hasson表示，在這款新RTL合成環境中，由於內建部分新思科技原本用在P&R工具上的演算法，因此RTL撰寫人員在撰寫好程式碼後，便可直接預覽晶片配置(Floorplan)與P&R完成後的可能結果，這項特性可讓前段設計團隊從根本解決晶片開發過程中所可能遭遇到的問題，不必等到後段同仁回報問題才開始著手解決。此外，新版工具除了生成晶片設計的網路列表(Netlist)檔案外，還會夾帶給負責P&R工程團隊的P&R種子指南(Seed P&R Guidance)，以加速P&R設計的速度。
根據瑞薩電子(Renesas Electronics)、Panasonic、英特爾(Intel)、德州儀器(TI)與瑞昱等晶片廠商的測試結果證實，導入這種混合型的新一代RTL合成工具不僅可提升晶片設計的可預測性，更有助於大幅縮短晶片設計所需的時間達一半以上。
然而，這種緊密結合了兩種自家工具特性的編譯工具，其所使用的檔案格式與資料庫都只能在自家的工具環境中使用，例如Design Compiler 2010所生成的資料庫與檔案，如果用他廠牌的P&R工具開啟，便無法享受到前後段工具緊密整合所帶來的完整好處。
對此，Hasson表示，對使用者而言，開放的EDA工具鏈到底能帶來多少好處，是必須審慎評估的。因為每家EDA工具供應商都有自己的特色與優勢，別家供應商的工具不見得能支援同樣的功能。因此，站在新思的立場，該公司固然認同資料庫和檔案格式標準化有其好處，本身也願意支援如台積電等業界夥伴倡導的標準格式，但對使用者而言，採用開放EDA工具鏈所帶來的效益是否划得來，就必須審慎思考了。
