有鑑於原型板的開發速度快與成本低廉，已被廣泛運用於驗證關鍵設計模組或整套系統是否正確運作，然原型板向來設置不易，且缺乏訊號能見度，因此在研發過程中，機板配置作業經常延誤，或局限於使用在開發階段的後段，日前思源科技發表ProtoLink Probe Visualizer，以解決上述窘境。
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| 思源科技營運長鄧強生(右)表示，傳統FPGA原型板偵錯流程較不符合實際作法，ProtoLink Probe Visualizer遂應運而生。左為思源科技資深處長茅華 |
思源科技營運長鄧強生表示，現場可編程閘陣列(FPGA)容量與效能嶄露鋒芒，更多的半導體設計商轉向擁抱FPGA原型方法進行系統層驗證作業，然設計複雜性與偵錯能力仍是原型配置的痛腳。為減輕原型研發人員與系統單晶片(SoC)團隊沉重的驗證負擔，思源科技推出ProtoLink Probe Visualizer，係以軟體為基礎的直覺式方式，增強設計的效率，從早期暫存器轉換階層(RTL)設計階段至最後的設計實現階段，能夠大幅提升設計效率，同時簡化FPGA原型板的偵錯作業。
半導體產業持續朝先進製程邁進，勢將墊高晶片設計門檻，思源科技資深處長茅華分析，過去電子設計自動化(EDA)新創公司眾多，然隨著半導體製程朝奈米級推進，在技術挑戰加劇之下，新公司須透過與競爭對手策略結盟，以開發新產品，其競爭力相對減弱，導致市場空間壓縮，故現今新創EDA業者家數逐漸減少。另一方面，茅華認為，相對於中小型半導體廠商，大型晶片設計公司產品線既多且雜，故開發新產品力道薄弱，再加上新創公司銳減，晶片大廠無法再透過收購新創公司取得技術，對於可快速開發產品上市與簡化設計流程的EDA需求更加殷切，預計往後數年EDA市場仍將維持穩健的成長態勢。
思源科技的ProtoLink Probe Visualizer能夠探測眾多訊號並儲存大量時脈週期，且能透過迅速的探測ECO流程，輕鬆地新增/改變訊號，同時運用思源科技的Verdi自動化偵錯系統，加速暫存器轉換階層(RTL)的設計偵錯作業，克服FPGA設計人員的開發難題。其採用專利的互連技術與軟體自動增強功能，搭配Verdi HDL偵錯平台，不僅能縮短現有或客製化設計原型板的驗證時程，並能提高FPGA原型板的投資報酬率，而將其運用在SoC設計的早期檢驗階段。
思源科技驗證流程強化解決方案和Laker客製化晶片設計產品已被全球七百多家整合元件製造商(IDM)、無晶圓半導體公司、專業晶圓代工廠和電子系統原始設備製造商(OEM)採用。
