益華(Cadence)針對28奈米以下製程及鰭式場效電晶體(FinFET)製程發布最新版Virtuoso布局(Layout)設計套件，該套件具備電子意識設計(Electrically Aware Design, EAD)功能，可以協助行動裝置積體電路(IC)設計商縮短產品設計週期並提高客製IC效能。
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| 益華客製IC與仿真產品管理資深團隊總監Wilbur Luo指出，Virtuoso設計平台目前已有75%的市占，而先進製程對於該設計平台的高需求將助益其市占持續擴張。 |
益華客製IC與仿真(Simulation)產品管理資深團隊總監Wilbur Luo表示，半導體製程由28奈米演進至16/14奈米FinFET製程的過程中，IC設計商會面臨愈來愈嚴重的電致遷移(Electromigration, EM)問題以及布局依賴效應，加上先進製程設計規則多且複雜，將導致IC設計工程師在設計和驗證數十億電晶體的同時，也面臨龐大的上市時程壓力。
為協助客戶順利克服FinFET製程挑戰，益華發表新Virtuoso設計套件，該套件可針對電致遷移問題，在工程師繪製布局時提出分析及警告，讓工程師即時更正其設計；此外，Virtuoso設計套件亦具備在類比設計環境的仿真過程中擷取電流、電壓資訊，並傳送至布局環境的能力。
另一方面，Virtuoso設計套件可實現部分布局(Partial Layout)功能，亦即工程師可直接在布局設計過程中即時電子化分析、模擬、驗證內部連結，以確保其布局架構正確。該設計功能讓工程師減少其設計往返(Iteration)時間，以及避免其晶片過度設計(Over Design)，進而導致耗電高、影響晶片效能，及占位空間增加等問題。
Luo指出，博通(Broadcom)已於28奈米製程實際使用Virtuoso布局套件，而其通訊晶片在提高效能表現與縮小尺寸之餘，更受惠於Virtuoso部分布局功能，而較上一代晶片縮短30%的設計時程。他認為，未來IC設計商在FinFET製程世代將面臨更嚴峻的挑戰，而Virtuoso設計套件的角色也將更加吃重。
另一方面，台積電也宣布將擴大與益華在Virtuoso設計平台上的合作關係，以設計和驗證其先進製程矽智財(IP)，同時，台積電亦將以SKILL為基礎的製程設計套件(PDKs)擴大應用於16奈米製程，以實現Virtuoso設計平台的色彩意識布局(Color-aware Layout)、先進繞線(Advanced Routing)、自動對準(Auto-alignment)等功能。
