矽穿孔技術襄助 3D IC提高成本效益
隨著更高密度、更大頻寬與更低功耗的需求日益增加，許多IC團隊都在期待應用TSV技術的3D IC。3D IC以更小的體積容納豐富的功能，實現「超越摩爾定律(More than Moore)」的完善整合，以及更高的效能與更低的成本。3D IC封裝可以容納許多異質晶粒，如邏輯、記憶體、類比、射頻(RF)與微機電系統(MEMS)於不同的製程，例如28奈米(nm)的高速邏輯與130nm的類比。這樣可以為系統單晶片(SoC)整合提供替代方案，延遲投入新製程時的昂貴轉移動作，讓開發人員能夠在單一封裝中容納更多的功能。
應用TSV技術的3D IC預料將對網路架構、繪圖、行動通訊與運算等領域造成廣泛的衝擊，尤其是對需要超輕、小巧、低功耗裝置的應用影響更鉅。具體的應用領域包括多核心中央處理器(CPU)、繪圖處理器(GPU)、封包緩衝器(Packet Buffer)/路由器、智慧手機、平板電腦、迷你電腦(Netbook)、相機、DVD播放機和電視機上盒。
儘管大家興趣盎然，但這項技術仍在萌芽階段。缺乏標準定義，供應鏈生態系仍然捉摸不定，還有設計、驗證和測試挑戰仍須解決。本文說明3D IC技術的概要，並討論設計挑戰、生態系統要求及所需解決方案。儘管多年來市面上一直有許多多重晶粒封裝流通著，本文聚焦於運用TSV技術堆疊晶粒的晶片設計實現(Silicon Realization)，尤其是堆疊不同類型晶粒的應用，如邏輯、記憶體、類比、數位或RF。
從設計的觀點而言，好消息是3D IC不需要大規模更新工具(Retooling)，不需要新的「3D」設計系統，製程技術方面也沒有明顯的躍進。但是，結構分析、平面規畫、繞線與布局、發熱分析、時序、訊號完整性、IC/封裝協同設計與測試等領域需要新的功能。有些新功能現在已有，還有些則仍待開發。
對3D IC而言，晶片實現是不可或缺的方法。晶片實現有許多形式，包括類比與數位矽智財(IP)區塊、整個IC與系統晶片，或者3D IC。無論最終產品如何，晶片實現流程有三個特點：一致的設計與驗證意圖、適當運用更高階抽象化，以及聚合實體、電子與製造資料成為圓滿的「簽核(Signoff)」流程。成功的3D IC設計環境可在第一時間掌握設計意圖、運用早期判斷與平面規畫來支援抽象化，甚至透過測試、設計實現、萃取、分析與封裝工具而達成聚合。
TSV 3D IC優點多
現今，SoC在單一晶粒中納入令人難以置信的大量功能。SoC通常包含處理器、數位邏輯、記憶體與類比元件，搭配嵌入式軟體。有些SoC擁有數億閘道，速度推升至千兆赫(Gigahertz)等級。
然而，傳統單晶粒SoC有一些缺點。其一就是，所有元件都採同一製程並放置在同一晶粒上，而類比與RF設計在先進製程的挑戰性極高。如果設計團隊嘗試在先進製程建置類比電路，可能需要花費許多時間開發和測試必要的IP區塊，還要應付變異性與漏電等與製程相關的問題。
單晶粒SoC的其他挑戰還有混合訊號整合與驗證。類比與數位電路布局太過於接近時，會導致許多問題；或者，敏感的類比或煩人的數位元件可放置在獨立的IC上，但是那就必須在不同封裝之間傳遞訊號，導致耗電且會降低效能。
或許當今SoC設計的最大問題就在於日漸高漲的開發成本。依據業界估計，SoC軟硬體開發在32nm製程可能高達1億美元。此外，冗長的開發循環會導致額外成本。如果成本無法降低，先進製程SoC唯有在少數量大的應用下，才具有可行性。
單晶粒SoC還有一個替代方案，就是將眾多晶粒放置到單一封裝中，例如可使用90nm製程於類比/RF電路，而28nm製程於數位邏輯(圖1)。多重晶粒封裝技術有系統級封裝(SiP)、晶片封裝(Silicon-in-package)和多重晶片模組(MCM)等不同說法，就是將眾多晶粒放置到用來連結彼此的共同基板上。這些技術於1990年代初期開始普及。
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| 圖1 SoC與SiP的比較 |
SiP做法提供一些勝過SoC設計實現的優勢，包括可以運用各領域最適當的技術製程來建置類比、數位和記憶體等各種晶粒。除邏輯、記憶體、類比和RF功能之外，現代化SiP也包括天線或鏡子等微機電系統(MEMS)元件。
多年來進化的其他封裝選項還有封裝體內嵌(PiP)，將許多更小的SiP放置在較大的SiP中，以及封裝層疊(PoP)將一個SiP放置在另一個SiP之上。PiP與PoP都可歸類為3D IC，但是在效能、功耗、密度與體積優勢卻都不如應用TSV技術之3D IC。
直到最近，已經可以運用打線接合(Wire Bond)與/或覆晶(Flip-chip)技術，將矽晶粒附加到SiP基底上。現在，可以增加矽中介層基底(Silicon Interposer Substrate) (被動或主動)，提供更佳的晶粒間(Die-to-die)互連，提高效能也降低功耗。矽中介層也包括TSV，提供從上金屬層到附加的背面金屬層的連線(圖2)。有時，這種技術也稱為2.5D堆疊(2.5D Stacking)。
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| 圖2 運用TSV技術新增矽中介層(僅顯示兩顆晶粒以簡化說明) |
TSV就是貫穿矽晶粒的垂直電子連結，TSV是直徑範圍1?30微米的銅通道。運用TSV技術的「真正」3D IC，包含兩個以上運用TSV技術連接在一起的晶粒，例如運用傳統覆晶技術將一顆包含TSV的晶粒附加到SiP基底上。同時，第二顆晶粒黏貼到第一顆晶粒上(圖3)。
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| 圖3 運用TSV技術的簡單3D IC架構圖 |
圖3所示3D IC可稱為背面對正面(B2F)構態，因為第一顆晶粒的背面黏貼到第二顆晶粒的背面。也可以是背面對背面(B2B)與正面對正面(F2F)構態，尤其是堆疊兩顆以上的晶粒。
撰寫本文時，兩層以上晶粒彼此堆疊的情況還很常見，而較大晶粒墊底，黏上兩顆以上較小晶粒的狀況就不常見了。未來，我們預期，一定會看到越來越多圖4所示的狀況。
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| 圖4 更複雜的3D IC加入六顆晶粒 |
與傳統Soc相比，運用TSV技術的3D IC的優勢可彙整如下：
與打線接合SiP相比，TSV提供更低的RLC寄生、更高效能、更省電且更密集的設計實現。與矽中介層作法相比，垂直式3D晶粒堆疊提供更高水準的整合、更小的體積和更快速的設計循環。但是3D堆疊也造成一些額外的挑戰，包括散熱、時脈與電源管理問題。下面將詳細討論這些挑戰。
3D IC設計仰賴多方合作
3D IC設計仰賴多方合作
儘管運用TSV技術的3D IC並不需要革命性的嶄新3D設計系統，卻必須在既有工具增添一些新功能，以便數位設計、類比/客製設計和IC/封裝協同設計。這些功能應支援三大矽晶實現目標：一致的設計意圖、抽象化與聚合。終極目標就是要以最短的週轉時間，實現系統成本最佳化。如果3D IC不具有成本與時間效益，就不可能普及。
首先，需要周延的解決方案。許多3D堆疊將結合數位與類比/RF電路，需要強大的類比/混合訊號功能，因為堆疊晶粒的獨一無二封裝需求，必須要有IC/封裝協同設計功能。此外，將3D IC定位在電路板上也是一大挑戰，需要功能強大的PCB布局系統和適當的分析工具。換言之，任何所謂的完美「解決方案」都必須提供數位、類比、IC、封裝與PCB設計方面的專業能力。
3D IC設計有賴眾志成城。封裝設計人員知道要在哪裡放置腳位，但是不明瞭IC的設計。IC設計人員能夠將TSV放入晶粒中，卻不了解封裝。PCB設計人員必須將3D IC封裝和其他元件一起整合到電路板上。3D IC需要以往各自為政的所有團隊密切合作與協同設計。
TSV有一些特殊的工具需求。主動層中的TSV必須由IC設計工具來設計，但主動層中的TSV必須以封裝或SiP工具來規畫。被動層中的TSV必須用封裝或SiP工具來規畫和設計。矽中介層最好是用數位IC設計工具來設計。
強化生態系統 3D IC標準至關重要
標準將成為3D IC生態系統的重要環節。剛開始的標準活動可能會聚焦於定義術語的分類，接著是記憶體、邏輯與中介層等介面之間的I/O標準化。
同時，3D IC聯盟正聚焦於製造面，並發表記憶體互連標準(IMIS)，以應標準化垂直互連的需求，還有另一個標準化領域就是3D IC測試。兩項新興的標準–IEEE 1149.7 compact JTAG與IEEE P1687 internal JTAG(iJTAG)可以部署在一起，成為3D IC中的嵌入測試架構。
適用於嵌入核心測試的IEEE 1500標準讓IP核心腳位得以受控制和觀察。同樣的原則可能也適用於存取3D堆疊中的個別晶粒。IEEE 1500「核心測試包」的觀念環繞核心而部署離散傅立葉轉換(DFT)封包。在3D IC中，這種觀念會將整顆晶粒打包起來，且可透過生產級I/O介面來存取。同樣的測試模式也可在封裝測試層重複利用。
應用TSV技術的3D IC代表半導體業界的重要新趨勢，在許多應用領域都提供令人注目的耗電量、效能與體積優勢，且能夠遏止不斷攀高的SoC開發成本。因為開發人員能夠堆疊來自不同製程的晶粒，就不再需要將類比與RF等所有系統元件移動到單一製程。
儘管從設計或製程觀點而言沒有重大改變，3D IC要邁進主流使用者的量產作業，還有許多仍待努力之處，如需要系統層探勘、3D平面規畫、設計實現、萃取/分析、測試以及IC/封裝協同設計等領域的新功能。為實現最佳、即時、高成本效益的設計，3D IC晶片實現流程應支援一致設計意圖、抽象化及實體與製造資料的聚合，必須要有定義妥善的生態系，包括晶圓廠、IP供應商、電子設計自動化(EDA)供應商與半導體委外封測(OSAT)，還有設計套件與參考流程。
高成本效益的3D IC設計需要三大領域的協同設計：晶片、封裝與電路板，方能使應用TSV技術的3D IC達到高成本效益目標。
