在現有的晶片互聯架構下，電源跟訊號線路都集中在晶片正面，導致晶片正面變得異常擁擠，也不利於縮小晶片尺寸。為此，半導體業界一直在探索將電源分配網路(Power Distribution Network, PDN)轉移到晶片背面可行性，以解決線路壅塞的問題。英特爾(Intel)近日宣布，該公司在晶背供電(Backside Power Delivery)領域取得重要突破，並成為業界第一家在類產品(Product-like)的測試晶片上實作晶背供電的公司。英特爾預計將在2024年量產的20A製程節點為晶圓代工服務的客戶提供此一技術選項。
英特爾技術開發副總裁Ben Sell指出，PowerVia是英特爾「4年5個節點」策略以及邁向2030年達成單一封裝內含1兆個電晶體過程中的重要里程碑。使用試驗性的製程節點及隨後的測試晶片，讓英特爾降低晶背供電對於領先製程節點的風險，並讓英特爾在晶背供電導入市場方面，領先競爭對手一個節點世代。
英特爾將PowerVia從電晶體的開發中分離出來，以確保實作於Intel 20A和Intel 18A製程節點晶片時，該技術已準備就緒。與Intel 20A的RibbonFET整合之前，PowerVia已在其內部測試節點進行測試和除錯，確認該技術具備良好的功能性。製造該測試晶片並測試之後，PowerVia已被證實能夠顯著且有效地利用晶片資源，單元利用率超過90％，讓晶片設計人員能夠在產品中提升效能和效率。英特爾將於6月11日至16日在日本京都舉行的VLSI研討會上，發表兩篇論文來介紹這些技術。
PowerVia為晶片設計人員首次解決日益嚴重的互連瓶頸問題。隨著人工智慧和電腦圖形在內等領域的應用不斷增加，需要更小、更密集和更強大的電晶體來滿足不斷成長中的運算要求。過去數十年來直至今日，連接電晶體的電源線和訊號線架構總是在爭奪相同的資源。藉由分離這兩者，能夠提升晶片的效能和能源效率，為客戶提供更好的結果。晶背供電對於電晶體微縮十分重要，讓晶片設計人員能夠在毋須犧牲資源的情況下提升電晶體密度，提供相較過往更高的功率和效率。
Intel 20A和Intel 18A均會導入PowerVia晶背供電技術和RibbonFET環繞式閘極技術。作為一款全新的電晶體電源傳輸方式，晶背供電實作也向散熱和除錯設計提出新的挑戰。英特爾工程師開發出避免散熱問題的緩和技術，除錯小組也發展出新技術，確保新款設計結構能夠被正確除錯。實作測試的結果顯示出穩定的良率和可靠性指標，於整合RibbonFET架構之前就展現出該技術優秀的內在價值。
該測試還利用極紫外光(EUV)微影的設計規則，其結果包含在晶片大面積上達成超過90％的標準單元利用率，提升單元密度同時降低成本。本測試還顯示出平台電壓下降幅度改善超過30％以及6％的頻率優勢。英特爾也迎合邏輯單元微縮隨之而來的高功率密度，在PowerVia測試晶片達成所需散熱特性。
於VLSI舉行期間公開的第三篇論文，英特爾技術專家Mauro Kobrinsky將解釋英特爾對於部署更先進PowerVia方法的研究，例如在晶圓的正面或背面同時實現訊號和電源傳輸。
