在FPGA搶先特定應用積體電路(ASIC)進入28奈米(nm)後，為提升效能與運算速率，進而利用三維(3D)矽穿孔(TSV)技術，促使FPGA邏輯閘數目打破摩爾定律(Moore’s Law)每18個月電晶體數增長一倍的限制外，在功耗與成本的優勢，也已超越摩爾定律。
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| 賽靈思全球品質控管和新產品導入資深副總裁暨亞太區執行總裁湯立人(圖左)表示，新的3D TSV FPGA預計於2011下半年送樣。右為台積電研究暨發展資深副總經理蔣尚義 |
賽靈思(Xilinx)全球品質控管和新產品導入資深副總裁暨亞太區執行總裁湯立人表示，無論有線與無線通訊技術、航太與高階醫療成像等應用市場對於FPGA的要求不外乎更高的邏輯閘容量、更高速的串列/解串列器(SerDes)、更多的處理單元與內部記憶體等，不過若依循摩爾定律，每一代製程節點將增加兩倍的效能與速度，功耗上也可再往下探，但成本卻將提高不少，以致於晶片廠商最終將無力負擔龐大的晶片研發費用，3D IC架構因而順勢崛起。而賽靈思與台積電合作已久，自28奈米FPGA產品推出後，進一步發表採用3D TSV技術的FPGA，並打破摩爾定律的限制，一舉將邏輯閘數目提升近三倍，在功耗上更可減少一半。
若要符合目前客戶對FPGA的需求，勢必須研發更大的FPGA，才能容納更多的邏輯閘，然而研發更大的FPGA單晶片卻會遭遇良率、可靠度降低、成本提高、更大的功耗與更複雜的設計難度等問題，湯立人指出，賽靈思與台積電合作研發5年的時間後，利用並排排列與矽插(Silicon Interposer)技術，再輔以TSV及3D封裝技術成功研發的28奈米7系列FPGA特定設計平台Virtex-7 LX2000T，即可解決上述問題。
台積電研究暨發展資深副總經理蔣尚義表示，整合兩顆FPGA時，每一顆FPGA至少有上千條的導線須互相連接，導致傳輸速率變慢、耗電量增加，但透過並排與矽插技術，搭配微凸塊、TSV，可將FPGA間的溝通距離縮短，甚至毋須使用金線，而透過並排非堆疊晶片的方式，也可進一步降低設計困難度與晶片散熱問題，目前台積電也與其他客戶在28與20奈米製程中進行採用相同技術產品的研發。
新技術的研發使FPGA製程技術可謂更上一層樓，湯立人表示，賽靈思為首家推出3D TSV技術的FPGA業者，為使產品製造與生產過程中更趨於穩定，賽靈思也推出ISE Design Suite 13.1試用版軟體，與完整的測試流程，並打造健全的供應鏈，為量產作足準備。
