運行速度快/擁有成本低 硬體模擬成晶片驗證利器

作者: Lauro Rizzatti
2015 年 10 月 19 日
晶片中整合的電晶體數量不斷增加,造成電路設計與驗證挑戰遽增。面對日益縮短的上市時程壓力,晶片設計人員已開始改用運行速度更快且總體擁有成本(Total Cost of Ownership)更低的硬體模擬設備,取代傳統電路試驗板或軟體模擬器,以加速晶片驗證與除錯速度。
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