電源管理晶片(PMIC)製程正朝0.11微米(μm)和65奈米(nm)等技術節點邁進。行動裝置功能持續增加，導致設計空間吃緊且功耗管理更加困難，因此PMIC業者已開始利用先進製程，開發整合音訊編碼器、雜訊消除IC、觸控IC或DSP等數位晶片的高整合度電源方案，協助系統廠精簡零組件用量，並提升電源管理效率。
 |
| 聯電市場行銷處技術經理楊登棠認為，行動裝置3～6個月就推陳出新，PMIC的改版與測試驗證時間壓力將與日俱增。 |
聯電市場行銷處技術經理楊登棠表示，高通(Qualcomm)、德商戴樂格(Dialog)正積極布局整合微控制器(MCU)及數位訊號處理器(DSP)核心的下世代PMIC，藉以提升晶片整合度，讓行動裝置業者有更多設計空間塞進新應用功能，並提高電源管理效率。隨著類比/數位異質晶片融合需求浮現，PMIC晶片商將改變以往類比IC不追求先進製程的概念，加速從現階段主流的0.18微米製程，跨入0.13/0.11微米，甚至在1～2年內朝90、65/55奈米邁進。
不同於數位晶片、隨機存取記憶體(RAM)均須倚賴奈米先進製程，才能提高邏輯密度及運算效能，同時減輕功耗、尺寸及生產成本；PMIC等各種類比晶片對電晶體密度的要求則較低，反而著重在晶圓後段導線製作或深溝層隔離(Deep Trench Isolation, DTI)等技術，以改善導通電阻(RDS(ON))及各種操作特性，因此主流製程仍停留在0.18微米以上，晶圓尺寸也還在用六吋、八吋方案，每2年晶片體積微縮比率僅有10～25%。
然而，楊登棠分析，目前行動裝置PMIC內部至少都有二十到五十個功能區塊，且接腳數超過兩百個；加上晶片商正致力研發類比/數位異質晶片整合型PMIC，而新增的MCU、DSP、雜訊消除IC等數位核心一定要以先進製程來做才能發揮經濟效益，在PMIC整合度不斷翻升之下，朝奈米製程演進的需求已開始湧現。同時，相關大廠考量先進製程成本較高，更研擬在2～3年內全面改搭12吋晶圓生產，將晶片產出數量提升兩倍以上，進而縮減10%左右的量產成本。
據悉，Dialog最新PMIC已整合多顆整流器(Regulator)、低壓差線性穩壓器(LDO)、通用序列匯流排(USB)介面、立體聲音訊編碼器(Audio Codec)和其他驅動IC，足見異質整合PMIC設計熱潮已開始在業界發酵。
因應新世代PMIC製作需求，楊登棠透露，聯電將部署0.11微米、65/55奈米BCD(Bipolar-CMOS-DMOS)等多元製程。其中，0.11微米方案已開始試產，今年底將正式上線，該公司旗下七個八吋晶圓廠將有五個支援此製程節點，至於65/55奈米BCD方案則是未來主攻重點，將持續加碼投資。此外，聯電近期還與一家晶片廠攜手合作90奈米客製化PMIC製程，並已進入測試階段。
拓墣產業研究所半導體中心研究員許漢州補充，從台積電、聯電和格羅方德(GLOBALFOUNDRIES)等晶圓代工大廠的角度來看，行動裝置或更前瞻的穿戴式電子產品基於尺寸、電容量和成本限制，除刺激應用處理器、通訊處理器加速整合外，亦將驅動PMIC成為系統另一個關鍵核心，逐步整併其他控制IC或數位矽智財(IP)，以實現輕薄、低功耗的高整合設計架構。
