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手機晶片加速整合 3D IC非玩不可

文‧黃耀瑋 發布日期:2013/05/23 關鍵字:3D IC20奈米三星高通Wide I/O2.5D矽中介層F2F Stacking矽品CoWoS台積電Tokyo Electron

3D IC將是半導體業者站穩手機晶片市場的必備武器。平價高規智慧型手機興起,已加速驅動內部晶片整合與製程演進;然而,20奈米以下先進製程研發成本極高,但所帶來的尺寸與功耗縮減效益卻相對有限,因此半導體廠已同步展開3D IC技術研發,以實現更高的晶片整合度,其中,三星已率先宣布將於2014年導入量產。

拓墣產業研究所半導體中心研究員蔡宗廷認為,MEMS技術將是手機設計差異化的關鍵,包括MEMS自動對焦和振盪器的出貨成長均極具潛力。
拓墣產業研究所半導體中心研究員蔡宗廷表示,2013~2015年手機內部晶片將以應用處理器為核心不斷向外整併,並導入20奈米(nm)以下先進製程,包括基頻處理器、聯網模組及射頻(RF)收發器均將合而為一。此外,電源、影音和觸控IC也將逐步整合成系統單晶片(SoC);而各種微機電系統(MEMS)感測器則透過封裝技術組成感測器集線器(Sensor Hub),屆時手機內部標配晶片將從2012年的十二顆,迅速縮減至六顆左右。

眾所皆知,提高晶片整合度的關鍵在於製程微縮,然而,晶圓廠從28奈米跨入20奈米後,因面臨半導體材料物理特性極限,以及鉅額的設備、矽智財(IP)投資,閘極製作成本卻僅能下降3.34%,遠遠落後前幾代10~33%的水準;而面積也只縮減28%,不如先前每一代演進大多能達到40%的改善;種種因素將導致20奈米約當八吋晶圓價格飆漲35.42%。

隨著製程微縮的投資報酬率逐漸失衡,半導體業者已開始加重研發3D IC,期取得較佳的下世代產品開發效益。日前在2013年新加坡國際半導體展(SEMICON Singapore)中,三星、高通(Qualcomm)均已揭櫫新一代Wide I/O記憶體加邏輯晶片的立體堆疊設計方案,前者因同時擁有記憶體與應用處理器技術,更一馬當先宣布將於2014年導入量產。

對封測業者而言,3D IC更將是鞏固未來營收的重要武器。蔡宗廷分析,一旦手機標配晶片的封裝需求砍半,將大幅影響封測廠營收來源,因而刺激矽品和星科金朋(STATS ChipPAC),積極布局技術含量及毛利較高的3D IC封裝技術,包括晶片面對面堆疊(F2F Stacking)、2.5D矽中介層(Interposer)等。

除封測廠外,台積電也全力衝刺CoWoS(Chip on Wafer on Substrate)製程商用,吸引半導體設備廠加緊部署新方案。蔡宗廷透露,3D IC須進行矽穿孔(TSV),流程相當耗時,導致成本居高不下;為此,東京威力科創(Tokyo Electron)近期已發布一套新流程,並透過改良蝕刻(Etching)、清洗(Cleaning)和內埋(Liner)等設備,節省晶圓阻擋層(Barrier)、化學機械研磨(CMP)及清洗的製作時程,讓3D IC晶圓生產加快一倍。同時,由於台積電正逐漸增加在地採購比重,因此台商弘塑也已投入研發3D IC蝕刻設備,積極爭取訂單。

蔡宗廷強調,行動裝置平價高規的發展勢不可當,以蘋果(Apple)為例,從2010年推出售價約650美元的iPhone 4以來,2011~2012年的下兩代產品價位均維持同樣水準,但包括顯示器、處理器和記憶體規格卻大幅躍進;同樣的狀況也發生在其他Android手機品牌上,因而加重晶片商產品整合度、生產成本壓力。

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