整合SD-FEC模組 FPGA傳輸率/功耗更優化 - 技術頻道 - 新電子科技雜誌 Micro-electronics


熱門關鍵字:USB PD | 自駕車 | 藍牙5 | NB-IoT | AI

訂閱電子報

立刻輸入Email,獲取最新的資訊:


收藏功能:
分享報新知:
其他功能:

整合SD-FEC模組 FPGA傳輸率/功耗更優化

文‧Ambrose Finnerty/Martin Lee 發布日期:2018/11/22 關鍵字:5GFECFPGASD-FEC

現代資料通訊會產生大量的數據資料,而這些數據常在不同類型之物理通道的節點間移動。圖1所示的是通用資料通訊系統的例子。

所有實例中的資料通道都不是理想通道,它們受到不斷變動的品質等級影響,導致接收到的數據產生錯誤。4G/5G無線、DOCSIS有線,以及微波回程等這類典型通道皆不是理想通道,因此系統工程師在設計這些系統時,必須達到位元錯誤率(BER)等多種指標評估的預先定義效能標準。

運用可靠的前向錯誤修正(FEC)演算法,如低密度奇偶檢查(LDPC)和渦輪SD-FEC,有助於系統設計師設計出接近通道向農容量(Shannon Capacity)的高階通訊系統。但執行這類SD-FEC編碼演算法並不容易,常常需要具備專業的領域知識。FPGA常用於執行SD-FEC演算法,因為FPGA的高效能可編程邏輯、記憶體、DSP、I/O和SerDes非常適用於滿足大量可變精度算數運算和高記憶體頻寬的需求。然而,為了支援數十億位元資料速率而進一步提高系統要求時,效能、功耗與成本,便成為重要的設計因素,而且軟建置(Soft Implementation)與整合解決方案相比,可能效能欠佳。

》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
研討會專區
熱門文章