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Mentor通過台積電5奈米FinFET製程/TSMC-SoIC 3D晶片堆疊技術認證

發布日期:2019/05/08 關鍵字:Mentor台積電5奈米FinFETTSMC-SoIC

Mentor宣佈,該公司的Calibre nmPlatform和Analog FastSPICE(AFS)Platform中的多項工具已通過台積電5奈米FinFET製程技術認證。Mentor亦宣佈,已成功完成參考流程內容,以支援台積電創新的系統整合單晶片(TSMC-SoIC)多晶片3D堆疊技術。

台積電設計建構行銷部資深處長Suk Lee表示,透過提供更多功能和解決方案來支援台積電最先進的製程,Mentor再次為台積電的生態系統帶來了更高的價值。雙方合作把 Mentor的工具與台積電領先業界的製程技術結合在一起,能使共同客戶為高速成長的市場,包括智慧行動和高效能應用,快速推出創新的晶片產品。

Mentor與台積電密切合作,在台積電的5奈米FinFET製程上對其Calibre nmDRC、Calibre nmLVS、Calibre YieldEnhancer、Calibre PERC和AFS Platform軟體進行認證,以使雙方的共同客戶獲益。例如,Mentor支援台積電5奈米FinFET技術的Calibre PERC可靠性驗證解決方案已特別增強,可透過為全晶片設計提供漏電流檢查來提升產品的可靠性。執行這些檢查可協助共同客戶確保不會發生過度漏電流的情況,以實現最佳的設計效能。

此外,Mentor的AFS平台已通過台積電的最先進製程認證,使Mentor客戶能夠在台積電的5奈米FinFET製程上,信賴類比、混合訊號和射頻(RF)晶片設計的驗證結果。

Mentor還成功完成了參考流程內容,其中包含Calibre nmPlatform和Xpedition IC Packaging設計流程軟體的關鍵元件,以支援台積電的先進SoIC技術。台積電創新的SoIC技術是採用晶片上晶圓(Chip-on-wafer)接合(Bonding)製程來支援多晶片的堆疊,並提供無突起(Bumpless)接合結構,以實現更佳的效能。Mentor對台積電此款先進的晶片堆疊技術的支援包括:使用Xpedition Substrate Integrator(XSI)軟體進行設計規劃和網表管理、使用Calibre 3DSTACK工具進行實體驗證、以及使用Caliber xACT解決方案進行晶粒間的寄生電容萃取。最近還增加了相互連結Calibre 3DSTACK結果到XSI的能力,可大幅縮短除錯和反覆設計時間。

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