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台積電CoWoS技術助攻 賽靈思刷新FPGA容量紀錄

文‧黃繼寬 發布日期:2019/08/27 關鍵字:XilinxTSMCChiplet晶片仿真

現場可編程閘陣列(FPGA)大廠賽靈思(Xilinx)近日發表一款針對晶片仿真(Emulation)、原型(Prototype)與測試儀器等應用而開發的超高容量FPGA晶片Virtex UltraScale+ VU19P。這款堪稱巨無霸的FPGA雖僅使用台積電16nm製程生產,卻擁有350億顆電晶體、2,072個使用者I/O及900萬個邏輯單元(Logic Element)。用相對成熟製程打破FPGA密度紀錄的關鍵,在於賽靈思使用Chiplet設計理念,藉由CoWoS技術將4枚Chiplet拼接成一顆元件。

賽靈思Virtex UltraScale+系列資深產品線經理Mike Thompson指出,現在市面上所有最尖端的晶片,在投片量產前,都需要用FPGA晶片進行仿真與原型。雖然這個市場看似不大,但卻保持穩定成長,且相關客戶對FPGA的邏輯單元容量、I/O數量要求持續增加,因此該公司決定針對這類客戶需求,打造出VU19P。它是一款為晶片開發商打造的晶片。

賽靈思測試、量測與仿真市場資深總監Hanneke Krekels(左)與資深產品線總監Mike Thompson(右)共同展示VU19P FPGA。

除了硬體技術之外,賽靈思還提供第三代開發平台VIVADO,為使用者提供對應的工具鏈和IP支援,讓晶片製造商在取得晶片樣本前就能展開軟體開發,加速產品上市時程。

賽靈思表示,該公司是全球三代最大容量FPGA記錄的保持者--第一代是2011年的Virtex-7 2000T,第二代是2015年的Virtex UltraScale VU440,第三代是這次發表的Virtex UltraScale+ VU19P。相較於UltraScale VU440,新一代VU19P的容量增加了1.6倍,同時也讓系統功耗降低60%。VU19P的I/O介面數量和頻寬也是前代產品的1.4倍,方便用戶進行晶片設計驗證。VU19P還擁有80個28G收發器,能應用在高埠數的測設設備,並支援最新的介面標準驗證,如PCIe Gen4等。

Thompson表示,這類專為晶片設計仿真跟原型開發所設計的FPGA,主要的目標客群有四,除了前面提到的測試儀器外,還有新思(Synopsys)、益華(Cadence)、明導(Mentor)等提供仿真系統(Emulator)的EDA工具商;眾多自行開發ASIC的系統廠也是潛在客群,且這類客戶之中,有很多同時也是雲端服務供應商,隨著EDA工具上雲端的趨勢不斷發酵,來自雲端平台業者的訂單,相當值得期待。

VU19P巨大的外觀尺寸,讓人很難不多看幾眼,並對這款FPGA的價格產生好奇心。因為裸晶的尺寸越大,生產良率越低,成本也越高。但仔細觀察該元件,卻可以發現這款尺寸驚人的FPGA,實際上是由4枚裸晶拼接組成,顯然使用了台積電獨家的CoWoS技術。

Thompson表示,該晶片從設計到試產的過程其實非常順利,關鍵原因有二,一是使用相對成熟的16nm製程,二是利用堆疊式矽晶互連(Stacked Silicon Interconnect, SSI),也就是台積電所稱的CoWoS封裝技術,把4枚裸晶整合成一顆元件。這兩個因素對於提升良率跟元件的可量產性,發揮了極大助益。

VU19P預計在2020年秋季正式量產,工程樣品則可望在2019年下半提供給客戶評估。

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