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先進製程/異質整合帶來新挑戰 IC設計簽核走向多物理模擬

文‧黃繼寬 發布日期:2019/08/30 關鍵字:模擬工具Ansys機器學習PISI

摩爾定律雖然已接近尾聲,但IC製程微縮的腳步仍持續往前緩步推進,5奈米、甚至3奈米製程的量產時程都已經排妥。另一方面,近年來廣受各方討論的異質整合技術,雖然讓IC設計者有機會藉由先進封裝技術,將更多功能整合到單一元件中,同時也將新的挑戰帶進IC設計流程。

安矽思(Ansys)全球半導體事業部總經理暨副總裁John Lee指出,傳統的IC設計流程是直線型的,從最初的RTL設計、合成(Synthesis)、繞線布局(Place & Route, P&R)、設計簽核(Sing-off)、布局驗證(Layout Validation)到投片(Tape out),IC設計團隊只要按這個流程一路往下走,就可以完成晶片設計。全球各大EDA工具供應商的產品線,大多也都按照這個邏輯進行布局。

但隨著製程線寬越來越細,加上以先進封裝技術將Chiplet兜成一顆元件的做法開始流行,現在的IC設計團隊在進行設計簽核的時候,要考慮的物理因素遠比以往更多。如何解決IR Drop、Timing Push Out,乃至異質整合所帶來的機械結構可靠度、熱管理等議題,都令IC設計者頭痛不已。

傳統上,IC設計人員在進行設計簽核(Sign-off)時,只須考慮電源一致性(PI)、訊號一致性(SI)的問題,但未來勢必要導入新的多物理模擬工具。這使得EDA工具鏈在設計簽核階段,出現了橫向擴展的趨勢。除了傳統的PI跟SI之外,諸如機械可靠度、熱、電磁、射頻、靜電放電等,也都成為IC設計團隊在進行設計簽核時,必須考慮到的面向。

基於多物理模擬的IC設計簽核工具,將改變IC設計流程,成為EDA工具的「機翼」。

Lee認為,在各種多物理模擬工作中,電磁模擬是特別重要的一環。由於異質整合常會使用矽中介層(Silicon Interposer),如果沒有矽中介層的電磁模型,並將其納入簽核範圍中,在進行異質整合的晶片設計時,失敗率是很高的。

此外,伴隨先進製程而來的IR Drop,不僅是電源的問題,同時也會對Timing造成影響,造成元件失效。這兩者間的關係相當複雜,因此Ansys正在發展相關的機器學習(ML)技術,盼藉由機器學習協助設計人員釐清IR Drop跟Timing Push Out的關聯性。

Ansys半導體事業部技術長張鴻嘉表示,目前該公司正在開發一項新的模擬技術,名為增強模擬(Augmented Simulation),其概念是用工具自動產生的資料來訓練模型,加快模型訓練的速度,使ML工具能更貼近IC設計工程師的使用需求。

其實,真實資料對IC設計團隊來說,往往不見得適合用來訓練模型,因為資料本身的結構、格式有時相當混亂,光是把資料清理到可用的程度,就要花很多時間。工具自動產生的資料則沒有這個問題,因為可控程度高,訓練模型的速度也快。

事實上,Ansys目前就已經有一款名為Path FX的時序跟時脈樹(Clock Tree)分析工具,搭配ML套件後便具備類似的功能。但明年將正式發表的新款工具,在功能方面會更全面。
 

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