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多物理模擬成EDA戰略高地 大廠平台策略各有千秋

文‧黃繼寬 發布日期:2020/03/08 關鍵字:SIPIEMRFAnsysCadence

由於半導體製程線寬越來越細微,單一晶片上整合的電晶體數量持續增加,加上先進封裝技術引入了各種堆疊結構與異質元件整合,IC設計者在開發晶片時,需要面對的不確定因素只增不減。為確保晶片能順利量產,並可在系統中如預期般運作,完善的多物理模擬變得更重要。

在傳統的IC設計流程裡,當晶片設計者完成線路布局(Place & Route)後,下一個步驟就是要藉由模擬來確認晶片設計是否能如預期運作,此一步驟又稱為設計簽核(Design Signoff)。由於先進製程的一次性工程成本(NRE)十分驚人,為了避免產品在投片後才發現問題,白白浪費時間與金錢,因此許多IC設計者都會在設計簽核階段非常小心地審視自己的晶片設計,以求萬無一失。

然而,隨著半導體製程線寬越來越細微,很多原本不被認為會引發問題的物理現象,都開始干擾晶片的正常運作。前幾年某晶片設計大廠的應用處理器,就發生過出貨後晶片無法穩定運作,需增加供電電壓才能恢復正常的事件。

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