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新思/台積電聯手加速3奈米SoC製程創新

發布日期:2020/09/11 關鍵字:新思台積電PDKDRMPPA3奈米CLO

新思科技日前宣布旗下數位(digital)與客製化(custom)設計平台已通過台積電3奈米製程技術的認證。該認證是以台積電最新的設計規則手冊 (design rule manual,DRM)和製程設計套件(process design kit,PDK)為基礎,為雙方廣泛合作和嚴格驗證的成果,能帶來可實現優化的功耗、效能和面積(PPA)的設計解決方案,進而加速新一代設計的開發。

台積電設計建構管理處資深處長Suk Lee表示,與新思科技多年來的合作成果為客戶提供了基於台積電先進製程技術的平台解決方案,令客戶受惠於台積電3奈米製程技術所帶來的功耗表現與效能的大幅提升,進而實現矽晶開發的創新,同時能快速將產品創新推向市場。通過認證的新思科技設計解決方案讓客戶可以更自信地基於台積電N3製程進行設計,並獲得優化的PPA。

藉由與台積電密切合作,新思科技開發出關鍵的特色功能和新技術,以確保台積電N3製程從合成到布局繞線,再到時序(timing)及物理簽核(physical signoff)的完整流程之間的關聯性。新思科技的Fusion Compiler RTL-to-GDSII 解決方案和 IC Compiler II布局繞線解決方案已加以擴展可支援台積電 N3 製程。經強化的新思科技Design Compiler NXT合成解決方案能讓設計人員充分利用台積電3奈米技術,透過採用高度精確的全新電阻和電容估計方法提升結果品質(QoR),並與新思科技的IC Compiler II布局繞線解決方案具備更緊密的關聯性。PrimeTime 簽核解決方案(signoff solution)支援先進的多輸入切換 (multi-input switching,MIS),用於精確的時序分析(timing analysis)和簽核收斂(signoff closure)。此外,Design Compiler NXT也讓台積電N3製程能針對高效能運算(HPC, high-performance computing) 和行動設計提供解決方案。

為了利用台積電3奈米製程技術達到特殊功能的最佳化,新思科技數位設計平台經強化後可支援針腳密度感知布線(pin density aware placement)以及全域繞線建模(global route modeling),以便在標準單元針腳(cell pin)上達到更好的繞線收斂,同時也支援合法化與最佳化同步(concurrent legalization and optimization,CLO)以加快時序收斂(timing convergence);而透過新的單元圖/單元密度(cell map/cell density)架構將可用的空白空間(white space)極大化以改善PPA;針對HPC設計,藉由自動生成通路桐柱(via pillar)結構和局部平行繞線(parallel routing)達成導線(interconnect)的最佳化,而針對低功耗設計,則進行功耗感知(power-aware)混合驅動強度多位元正反器(multi-bit flip flop)的最佳化。

新思科技客製化設計平台中的Custom Compiler已經過強化,能加速3奈米類比設計(analog design)的實現。這些與3奈米先期用戶(包括新思科技DesignWare IP團隊)共同開發驗證的強化功能,能減少為滿足新設計規則和其他 3奈米技術要求所投入的心力。新思科技的HSPICE、FineSim和CustomSim模擬解決方案為台積電 3奈米的晶片設計改善了周轉時間(turnaround time),並提供符合台積電 3奈米電路模擬和可靠性要求的簽核範疇。

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