聯電近日宣布，Cadence數位全流程已獲得該公司22 奈米超低功耗(ULP)與22奈米超低漏電(ULL)製程技術認證，可加速消費、5G 和汽車應用設計。該流程結合了用於超低功耗設計的領先設計實現和簽核技術，協助共同客戶完成高品質的設計並實現更快的晶片設計定案(Tapeout)流程。
Cadence數位全流程已針對聯電的22奈米ULP與ULL製程技術進行最佳化，該流程包括Innovus設計實現系統、Genus合成解決方案、Liberate元件庫特徵化解決方案、Quantus寄生效應萃取解決方案、Tempus時序簽核解決方案與物理驗證系統(PVS和LPA)。針對22奈米ULP、ULL製程，這套流程能提供以下幾個重要的功能：
- 設計實現和最佳化引擎：從RTL到GDSII完全整合的引擎，讓使用者能夠實現功耗、效能和面積(PPA)目標並縮短上市時間。
- 簽核收斂：Cadence提供唯一具有完全整合的布局繞線、時序簽核、物理驗證和 IR壓降/電源簽核功能的數位流程，以最少的迭代提供無與倫比的最終設計收斂，協助及時交付先進製程產品。
- 低功耗標準元件庫開發和特徵化：聯電採用以Cadence Liberate元件庫特徵化套件為基礎的廣泛數位全流程方案，取代了既有的元件庫特徵化工具，實現先進時序和功耗分析、優化和簽核流程。
聯電矽智財研發暨設計支援處處長陳元輝表示，聯電的22ULP與ULL平台非常適合各種半導體應用，包括對功率或漏電敏感的消費類晶片，及需要更長電池壽命的可穿戴產品。藉由與Cadence合作，客戶可使用我們最新的製程技術和Cadence強大的數位全流程，能夠滿足嚴格的設計要求並實現設計和生產力目標。
Cadence數位與簽核產品管理處長Kam Kittrell則指出，透過與聯電的最新合作，我們的共同客戶可以採用經過聯電認證的數位參考流程以及聯電的22ULP與ULL低功耗技術，即可立即開始設計工作。該認證使聯電客戶能夠利用最先進的低功耗工具組合進行設計合成、布局繞線和簽核，使客戶能夠充滿信心地設計創新應用。
