高速介面矽智財(IP)商機看俏。手機處理器開發商正加快採用20奈米以下先進製程，並在系統單晶片(SoC)上擴增行動產業處理器介面(MIPI)、高速影音、資料及記憶體介面的IP區塊，導致設計複雜度大幅攀升，因此正大舉借力IP供應商的高速介面設計/驗證IP方案，縮減研發時程及成本，從而打造效能更強大的新方案。
益華電腦(Cadence)設計IP行銷部門資深產品行銷經理William Chen表示，為提高處理器性能，以及PCIe、通用序列匯流排(USB)、行動高畫質連結(MHL)、eDP(Embedded DisplayPort)介面IP整合度，晶片商正持續加快先進製程導入腳步，但相對的，晶片體積縮小、電晶體密度大增，在IP設計和驗證方面的困難度也隨之攀升，亟須導入更先進的IP解決方案。
觀察SoC IP數量增加趨勢，在65奈米製程世代，SoC平均約整合四十個IP，推進到28、20奈米製程後，內建IP總數已上看一百二十個，在短短幾年間翻漲三倍之多，而其中更有一大部分屬於高速傳輸介面，足見各種介面的設計IP(Design IP)、驗證IP(Verification IP)已是足以影響SoC成敗和上市時程的決定性因素。
William強調，目前晶片商光耗費在IP設計、驗證及整合上，就占用整個SoC開發的70%時間，剩下30%才能用於功能優化，因此正殷切盼望IP供應商能提供更到位的解決方案，以縮短產品上市時程。看準介面設計及驗證IP的需求成長潛力，Cadence近來不斷投資整併TranSwitch、PMC-Sierra等擁有資料、影音及儲存介面的晶片商，同時也積極和MIPI Alliance、USB-IF等傳輸介面標準組織合作，因而能建立完整的IP陣容，全方位滿足市場需求。
William提到，以MIPI設計為例，該公司皆能在新介面規格問世後，搶先業界其他對手發布符合規範的設計與驗證IP，可大幅減輕IC研發人員在設計模擬(Simulation)階段，以及下一步的驗證和測試負擔。他更透露，MIPI Alliance將於今年第三季發布感測器介面–I3C標準，Cadence計畫在第一時間跟進推出相關IP；至於近來火紅的Type-C連接器、USB-PD技術，該公司亦已完成IP產品部署。
無庸置疑，高速傳輸介面已成為IP供應商、晶片和系統廠關注焦點，更是實現下世代行動裝置、物聯網設備的重要技術推手，因此未來幾年各式介面標準勢將不斷加速演進，牽動龐大市場商機。
