晶片驗證少走彎路 EDA借力AI全速優化驗證過程

半導體各領域的發展難度與日俱增,驗證可能是整個發展過程中最具挑戰性的階段。多年來,研究顯示在驗證上投入的時間和資源所占的百分比會隨著新世代晶片的出現而增加。因此整體上,驗證的快速成長超乎晶片開發和晶片計畫中的其他階段。團隊不斷精益求精,希望能用更少的時間和資源來達成更好的結果。電子設計自動化(EDA)產業將人工智慧(AI)的力量應用到驗證過程的各個步驟,以因應這樣的情況。本文將概括說明AI如何在驗證上根據所面臨的主要挑戰提供協助,並進一步以新思科技(Synopsys)現有解決方案為例,分享其中獨特效能。...
2022 年 11 月 17 日

新思強化晶片生命週期管理產品系列

新思科技(Synopsys)近日推出串流結構(Streaming Fabric)技術,可將晶片資料存取與測試時間縮短80%,並將額外功耗降至最低,為日益複雜且龐大的設計提供晶片狀況的即時分析。利用新思科技TestMAX...
2022 年 10 月 19 日

是德攜手新思共助台積電N6RF設計參考流程

是德科技(Keysight Technologies)宣布其Keysight PathWave RFPro與新思科技(Synopsys)Custom Compiler設計環境整合,可支援台積電(TSMC)最新的N6RF設計參考流程。...
2022 年 06 月 27 日

新思雲端SaaS解決方案改變晶片開發型態

新思科技近日推出新型的雲端優化電子設計自動化(EDA)部署模式,透過單一來源、隨用隨付的方式,為晶片和系統設計帶來無比的靈活性。「新思雲」(Synopsys Cloud)透過微軟Azure預先優化的基礎架構,提供新思的雲端優化設計與驗證產品,能因應晶片開發中更高的相互依存度(Interdependency)。...
2022 年 04 月 11 日

新思元件庫特性解決方案獲台積N5/N4/N3認證

新思科技近日宣布其SiliconSmart元件庫特性(Library Characterization)解決方案已獲得台積公司N5、N4和N3製程技術的認證。作為新思科技融合設計平台一環,該解決方案具備了支援先進節點的單位元件庫特性所需的強化功能,能加速行動/5G、高效能運算、人工智慧(AI)、汽車、互聯網(IoT)網路以及航太和國防應用的數位實作。...
2022 年 01 月 13 日

新思科技Fusion Compiler方案實現超過500次投片

新思科技(Synopsys)近日推出其旗艦產品Fusion Compiler RTL至GDSII解決方案自2019推出以來,已協助用戶累積超過500次投片,此項成就擴展了新思科技在數位設計實作領域的業界領先地位。使用...
2021 年 12 月 15 日

感念劉炯朗推展科學教育 新思擴大投入博士級人才培育

清華大學前校長、中研院院士劉炯朗去年底驟逝,新思(Synopsys)為感念這位電腦資訊科學教育先驅的貢獻,並在其夫人的支持下,決定將公司既有之博士級人才培育獎學金,擴大舉辦並更名為「新思科技 –...
2021 年 12 月 01 日

新思獲GCSA永續報告銀牌獎

新思科技(Synopsys)近日獲頒「全球企業永續獎(GCSA)」之永續報告銀牌獎(Sustainability Report, Silver Class),肯定新思科技在企業經營之外,持續深耕台灣、追求零碳排放的未來、致力營造包容與多樣(Inclusion&Diversity)的企業文化...
2021 年 11 月 26 日

新思/台積電3DIC Compiler平台提高運算設計效能

新思(Synopsys)與台積電合作實現系統整合,並因應高效能運算(HPC)應用所要求的效能、功耗和面積目標。這些方法在系統整合單晶片(TSMC-SoIC)技術中支援3D晶片堆疊,並在整合扇出型(InFO)和基板上晶圓上晶片(CoWoS)封裝技術中提供2.5/3D先進封裝的支援。且解決從探索到簽核完整流程所面臨的挑戰,進而實現能包含數千億個電晶體於單一封包的新一代超融合...
2021 年 11 月 10 日

新思客製數位設計平台取得台積N3製程認證

新思科技致力實現新一代系統單晶片(SoC)的功耗、效能和面積(PPA)的最佳化,並宣布其數位與客製化設計平台已獲得台積公司3奈米製程的認證。該認證通過嚴格的驗證,是以台積公司最新的設計規則手冊(DRM)和製程設計套件(PDK)為基礎,而取得這項認證也可說是雙方多年合作的成果。此外,該平台也已取得台積公司N4製程的認證。...
2021 年 11 月 08 日

新思科技攜手台積電 推出3DIC Compiler平台

新思科技日前宣布與台積公司合作,雙方採用新思科技Compiler產品的先進封裝解決方案,提供通過驗證的設計流程,可用於以矽晶中介層(Silicon Interposer)為基礎的基板上晶圓晶片封裝(Chip-on-Wafer-on-Substrate, CoWoS-S)以及高密度晶圓級且以RDL為基礎的整合扇出型封裝(Integrated...
2020 年 09 月 16 日

IC設計在雲端 Astera Labs挑戰全新運作模式

在現代化的IC設計流程中,晶片設計其實是靠伺服器的運算能力堆出來的。如果IC設計公司本身自建的伺服器機房無法提供充裕的運算能力,在進行設計模擬、驗證的時候,會耗費很多時間。但IC設計所需要的IT投資金額十分龐大,別說資源有限的新創公司往往沒有足夠的運算能力,就連許多IC設計大廠也常感到頭疼。為此,新創公司Astera...
2019 年 11 月 04 日