發布設計參考流程 台積20奈米/3D IC製程就緒

台積電20奈米(nm)及三維晶片(3D IC)設計參考流程出爐。台積電日前正式宣布推出20奈米製程,以及應用於3D IC生產的CoWoS(Chip on Wafer on Substrate)兩項設計參考流程,以維持旗下半導體製程技術領先競爭對手半年到1年的腳步,防堵格羅方德(GLOBALFUNDRIES)、聯電的技術追趕。 ...
2012 年 10 月 12 日