EBSD精準解析晶體結構/強化封裝可靠度(1)

當摩爾定律走到盡頭,先進封裝已然成為接棒者,但先進封裝是否能成功發展?關鍵之一在其中的材料晶體結構,掌握晶體結構就需要依靠先進分析利器EBSD。 隨著先進製程的發展,晶片尺寸已經接近1奈米的物理極限,摩爾定律正步入尾聲,而先進封裝技術已成為下一個關鍵發展方向。尤其是具備高度晶片整合能力的異質整合封裝技術,已成為超越摩爾定律的重要技術之一。近期,各國都在擴大先進晶片封裝的能力,包括韓系大廠重金挖腳對手,期望能在CoWos...
2023 年 04 月 13 日

EBSD精準解析晶體結構/強化封裝可靠度(2)

當摩爾定律走到盡頭,先進封裝已然成為接棒者,但先進封裝是否能成功發展?關鍵之一在其中的材料晶體結構,掌握晶體結構就需要依靠先進分析利器EBSD。 案例二:共晶層分析銅柱焊接品質 在銅柱焊錫接點中,銅和錫在共晶反應後完成焊接,而界面的共晶層(Intermetallic...
2023 年 04 月 13 日

技術創新跨越臨界點 氮化鎵功率應用市場大爆發

氮化鎵材料早在十多年前就開始被應用在半導體上,而隨著相關技術不斷進步,如今氮化鎵已經成功切入功率應用,並將成為引領下一波電源晶片技術革命的重要引擎。
2021 年 06 月 21 日

新思科技攜手台積電 推出3DIC Compiler平台

新思科技日前宣布與台積公司合作,雙方採用新思科技Compiler產品的先進封裝解決方案,提供通過驗證的設計流程,可用於以矽晶中介層(Silicon Interposer)為基礎的基板上晶圓晶片封裝(Chip-on-Wafer-on-Substrate, CoWoS-S)以及高密度晶圓級且以RDL為基礎的整合扇出型封裝(Integrated...
2020 年 09 月 16 日

推進摩爾定律 半導體先進封裝領風騷

半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,透過封裝技術的發展讓晶片效能改善得以維持摩爾定律的推進,先進封裝更將是未來幾年市場關注的焦點。
2020 年 09 月 03 日

Mentor IC設計平台通過台積電製程技術認證

Mentor近期宣布,該公司的多項IC設計工具已獲得台積電的N5和N6製程技術認證。此外,Mentor與台積電的合作關係已擴展到先進封裝技術,可進一步利用Mentor Calibre平台的3DSTACK封裝技術來支援台積電的先進封裝平台。...
2020 年 06 月 01 日

應用範圍擴展/效能指標躍進 5G測試/驗證十八般武藝齊備

5G技術規格與4G LTE相較,產品測試驗證帶來諸多挑戰,如量測不確定性、測試計畫複雜、測試時間延長、測試成本大增等;5G技術與產品驗證涵蓋的範圍廣泛,本文從晶片設計測試、半導體測試設備、訊號測試儀器等面向進行探討。
2020 年 02 月 17 日

2024年先進封裝產業規模將達440億美元

先進封裝製程是當今所有半導體製造技術的核心。對所有半導體公司而言,先進封裝技術在由 5G、人工智慧和物聯網等大趨勢直接影響的產業發展方面具有戰略意義,並能確保其業務的發展。產業研究機構Yole Développement(Yole)表示,2024年先進封裝市場規模為440億美元,2018~2024年的年複合成長率為7.9%。...
2020 年 02 月 11 日

迎向Chiplet新時代 先進封裝模糊前後段界線

人工智慧(AI)與5G將成為推動半導體未來十年成長的重要動能,但在前段製程微縮越來越困難,以及某些功能,先天就不宜使用太細微的電路實現的情況下,將一顆SoC設計切割成不同小晶片(Chiplet),再用先進封裝技術提供的高密度互聯將多顆Chiplet包在同一個封裝體內,將是未來的發展趨勢。
2019 年 10 月 21 日

感測器大發 微機電封裝2022年產值達64.6億美元

根據市調機構Yole Développement的調查,MEMS微機電元件封裝市場將從2016年的25.6億美元成長到2022年的64.6億美元,年複合成長率為16.7%。MEMS元件的特點是各種不同的設計和製造技術,沒有標準化的製程。因此,許多技術挑戰已經到位,並在封裝廠之間形成激烈的競爭。...
2018 年 05 月 24 日

大廠競相投入 扇出型晶圓級封裝漸成主流

FOWLP自2016年以來,已成為半導體產業眾所矚目的焦點,盡管FOWLP在設計上有其限制,但靠著本身低成本、高效能的特性,FOWLP在市場上仍占有一席之地,隨著3D IC技術持續發展,FOWLP聲勢也持續看漲。
2018 年 04 月 16 日

暫時接合材料創新  FOWLP製程實現高接合密度

扇出型晶圓級封裝(FOWLP)技術可實現高接合密度,擴大低價封裝可支持的I/O數量,並降低成本。相比當前的其他技術而言,該技術可減少芯片占位面積,提高接合密度,改善布線情況,並降低封裝厚度。
2018 年 01 月 20 日