初期設計逐步改善　EDA驗證流程喜迎創新策略

版圖布局電路驗證(LVS)是積體電路(IC)設計驗證週期中相當重要的一個階段，但現今設計尺寸變大，加上大量階層結構和複雜的晶圓代工廠驗證規則，要在最短的週期時間(TAT)內順利趕上投產(Tape Out)期限變得相當困難。為了縮短版圖電路驗證週期時間，大部分的設計團隊會使用平行化的設計流程，意即將各種區塊平行建置在全晶片設計中。如圖1所示，這些區塊同時包含內部以及第三方供應商所擁有的矽智財(IP)，在整個驗證週期中分屬不同階段中經常被使用。
2021 年 08 月 26 日

Diodes推首款DisplayPort 2.0主動開關

Diodes日前宣布推出首款規格為4通道、2:1主動開關的DisplayPort 2.0(UHBR10)，具備多工器及ReDriver產品PI3DPX8121。此裝置為該公司的DisplayPort切換與訊號調節解決方案系列產品，旨在滿足個人電腦、顯示器、機上盒及其他影音設備的設計需求。...
2020 年 05 月 21 日

Molex收購ISI強化先進高性能運算解決方案產品

Molex宣布完成對Interconnect Systems, Inc(ISI)的收購，後者擅長以先進的互聯技術實現高密度矽片封裝的設計與製造。 Molex高級副總裁Tim Ruff表示，此次收購可使該公司為全球客戶提供一系列廣泛的完全整合解決方案。ISI在高密度晶片封裝方面的豐富經驗可以強化該公司的平台，促進在現有市場的成長，並且帶來新的契機。 ...
2016 年 04 月 19 日
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