Ansys電源雜訊簽核平台獲台積電先進製程技術認證

Ansys新一代系統單晶片(system-on-chip, SoC)電源雜訊簽核(signoff)平台獲得台積電(TSMC)所有先進製程技術的認證,將協助共同客戶驗證全球晶片的電源需求及可靠性,並應用於人工智慧(AI)、機器學習、5G行動網路和高效能運算(high-performance...
2020 年 05 月 11 日

ANSYS解決方案獲三星晶圓代工廠認證

ANSYS解決方案已獲三星晶圓代工部門(Samsung Foundry)電源完整性和可靠度分析認證與支援,這將有助雙方共同客戶製作可靠穩健的新一代電子元件。該認證支援三星晶圓代工部門最新7奈米(7LPP)微影(Lithography)製程技術的電源和訊號網萃取、動靜態降壓分析、自加熱(Self-heat)和電子遷移分析。三星晶圓代工部門的7LPP是率先使用極紫外光(EUV))微影的半導體製程,相較於10奈米(10nm)FinFET製程,新製程能大幅降低複雜度、顯著提升良率並加快周轉時間。...
2018 年 07 月 05 日

益華時序簽核方案助力逾兩百件設計定案

益華電腦(Cadence)宣布,該公司旗下Tempus時序簽核(Signoff)解決方案自2013 年秋季發表至今,已成功助力完成兩百件以上的設計定案(Tape-out),約有一百位客戶已迅速將其應用在混合訊號晶片、高速處理器核心,以及100M+-instance以上大型SoC等各種涵蓋成熟製程節點及先進...
2016 年 02 月 05 日

聯電採用益華DFM Signoff設計流程

益華宣布經過廣泛的基準測試後,聯華電子已經採用Cadence設計中(In-design)與signoff DFM(Design-for-manufacturing)流程,執行28奈米(nm)製程設計的實體signoff與電子變異性最佳化。這個流程解決隨機與系統良率問題,為客戶提供另一個通過晶圓廠驗證的28奈米製程設計流程。這些新流程是與聯華電子合作開發的,融合DFM預防、分析和signoff功能,包括Cadence...
2013 年 07 月 24 日

益華發表時序簽核解決方案

益華電腦發表全新的靜態時序分析與收斂工具,稱為Tempus時序簽核(Signoff)解決方案,執行速度比市場上現有工具更快十倍。Tempus可延展以因應數百萬處理程序之設計的全平面分析;Tempus擁有完善整合的簽核收斂環境,巧妙地運用具備實體意識的創新ECO技術,幫助縮短設計收斂到只需數週時間。 ...
2013 年 05 月 27 日