專訪應用材料副總裁暨台灣區總裁余定陸 搶食AI商機需要材料創新

人工智慧(AI)大行其道,但若要執行相關演算法或模型,需要大量運算能力,因此對半導體產業而言,AI固然蘊含龐大商機,但同時也帶來許多挑戰。美商應用材料(應材)認為,為了回應這些AI帶來的挑戰,在產業生態面,半導體產業的風貌將從上下游關係分明的直線鏈條轉變成互相交錯的產業網路;在技術面,則必須在運算架構、設計結構、材料、微縮方法與先進封裝這五大領域提出新的對策,而材料工程將在這中間扮演最核心的角色。
2019 年 02 月 02 日

先進封裝2023年產值達390億美元

2017年是半導體產業史無前例的一年,市場成長率高達21.6%,促使產業規模膨脹達創紀錄的近4100億美元。在這種動態背景下,先進封裝產業發揮關鍵作用,根據產業研究機構Yole Développement(Yole)最新研究指出,2023年先進封裝市場規模將達到約390億美元。...
2018 年 11 月 05 日

感測器大發 微機電封裝2022年產值達64.6億美元

根據市調機構Yole Développement的調查,MEMS微機電元件封裝市場將從2016年的25.6億美元成長到2022年的64.6億美元,年複合成長率為16.7%。MEMS元件的特點是各種不同的設計和製造技術,沒有標準化的製程。因此,許多技術挑戰已經到位,並在封裝廠之間形成激烈的競爭。...
2018 年 05 月 24 日

大廠競相投入 扇出型晶圓級封裝漸成主流

FOWLP自2016年以來,已成為半導體產業眾所矚目的焦點,盡管FOWLP在設計上有其限制,但靠著本身低成本、高效能的特性,FOWLP在市場上仍占有一席之地,隨著3D IC技術持續發展,FOWLP聲勢也持續看漲。
2018 年 04 月 16 日

暫時接合材料創新  FOWLP製程實現高接合密度

扇出型晶圓級封裝(FOWLP)技術可實現高接合密度,擴大低價封裝可支持的I/O數量,並降低成本。相比當前的其他技術而言,該技術可減少芯片占位面積,提高接合密度,改善布線情況,並降低封裝厚度。
2018 年 01 月 20 日

明導設計工具推陳出新 封測產業聯手因應InFO威脅

IC尺寸日趨精緻、效能要求不減反增,礙於物理上的限制,不得不向2.5D、3D或扇出型晶圓級封裝(FO-WLP)等高密度先進封裝(HDAP)形式發展。針對此類接腳(Pin)數超過1萬、傳統工具難以因應的封裝設計,明導國際(Mentor)以Xpendition為基礎,6月中旬推出整合設計、Layout與多重檢驗工具的完整解決方案;同時與艾爾克(Amkor)等委外封裝測試(OSAT)廠商合作、推動Mentor...
2017 年 06 月 20 日

日月光/矽品搶進FO-WLP Cadence布局不缺席

IC設計與封裝設計的界線越來越模糊,台積電的InFO封裝技術,更讓許多專業封測廠捏了把冷汗。目前台積電InFO封裝所搭配的主要EDA工具由益華電腦(Cadence)提供,雙方有很深入的合作夥伴關係,不過,Cadence並未獨厚台積電,同時也正與日月光、矽品等專業委外封測廠(OSAT)攜手發展與InFO類似的Fan-out...
2017 年 03 月 30 日

InFO技術發展潛力佳 明導祭出新驗證解決方案

看好整合扇出型封裝(Integrated fan-out,InFO)技術未來發展,明導國際(Mentor Graphics)宣布推出一款結合設計、版圖布局和驗證的解決方案,為InFO晶圓級封裝技術的設計應用提供支援。該解決方案包含Calibre...
2016 年 06 月 28 日

因應輕薄短小/多功能/低功耗需求 SiP技術大展身手

隨著物聯網時代來臨,全球終端電子產品漸漸走向多功能整合及低功耗設計,因而使得可將多顆裸晶整合在單一封裝中的SiP技術日益受到關注。除了既有的封測大廠積極擴大SiP製造產能外,晶圓代工業者與IC基板廠也競相投入此一技術,以滿足市場需求。
2016 年 06 月 16 日

錫球封裝面臨微縮瓶頸 銅柱搭配錫銀封蓋前景看好

先進的封裝技術為了製造出間距更小的接點,紛紛改採銅柱或其他微型柱來進行封裝。然而,受限於製程技術限制,目前業界還是需要在銅柱上方覆蓋錫銀封蓋,來實現理想的封裝。
2016 年 06 月 04 日

FOWLP/3D IC加劇缺陷問題 先進封裝檢測技術重要性日增

現今,先進封裝科技領域發展一日千里。而就導線架、散出型晶圓級、覆晶技術和堆疊式封裝而言,所面臨的主要挑戰為何?傳統上,晶圓級封裝(WLP)市場是由使用電鍍錫焊凸塊的覆晶技術晶圓凸塊所支援。近年來,由於更高密度和更精密線距的需求漸增,銅柱亦逐漸成為一項關鍵科技。
2016 年 04 月 10 日

降低TSV成本 濕式蝕刻助攻3D IC

三維晶片(3D IC)可望擴大普及。半導體設備商Veeco日前發布新一代濕式蝕刻設備,將化學機械研磨(CMP)、電漿蝕刻、矽厚度量測與清洗等四種製程工序合而為一,可較傳統乾式蝕刻的方法,顯著減少3D IC關鍵製程技術–矽穿孔(TSV)的成本,同時降低缺陷發生情形,將有助提升半導體廠採納3D...
2015 年 10 月 26 日