亞德諾(ADI)發布一款基於現場可編程閘陣列(FPGA)的參考設計及配套軟體和HDL原始碼，該參考設計可降低整合JESD204B相容轉換器的高速系統的設計風險。該軟體爲JESD204B賽靈思(Xilinx)收發器偵錯工具，可支援312.5Mbit/s～12.5Gbit/s的JESD204B資料轉換器至FPGA串列資料介面和賽靈思7系列FPGA及Zynq-7000完全可編程系統單晶片(SoC)。
該軟體隨亞德諾轉換器免費提供，透過提供內建二維(2D)統計眼圖掃描，幫助雷達陣列、軟體定義無線電以及其他高速系統的設計人員，更快地驗證採用千兆收發器的JESD204B資料轉換器至FPGA設計的訊號完整性。
亞德諾參考設計直接從7系列IBERT核心中內建的接收器裕量分析功能收集資料，並在FPGA或者安謀國際(ARM)雙核Cortex-A9 MPCore處理器之一的內部管理本地資料，在HDMI顯示器上顯示資料，或者經由乙太網路將資料送至遠端監控站。通常，其他掃描工具在晶片外部測量訊號，須要使用昂貴的量測設備，或者須要透過JTAG傳回資料，以便在實驗室的主機/開發電腦上查看。
亞德諾的參考設計使用流向FPGA的真實JESD204B串列資料來測量鏈路的穩健性。通過這種利用「即時」資料的方式，即使已在現場部署設計之後，也可監控訊號的保真度，從而在產品的壽命週期內進行即時、預見性維護。
亞德諾網址：www.analog.com
